Publié il y a 6 mois
DV - Staff (+) Verification Engineer - AMS modeling
@ Eliyan
Canada
En bref
Eliyan is hiring a Staff Verification Engineer for AMS modeling of chiplet PHYs, with a focus on SerDes. The role is hands-on: writing RNM AMS SystemVerilog models from schematics and verifying them with analog and design teams. Work is onsite Monday to Friday, with excellent benefits described.
Responsabilités :
- Develop and execute RNM AMS models for PHYs
- Ensure models reflect schematics
- Write and debug SystemVerilog/UVM test cases
- Collaborate with design team on design quality
- Understand analog blocks
Résumé des exigences :
- 5+ years relevant experience
- BS in EE or related field
- Deep analog design expertise
- SystemVerilog, test environment and assertion coding
- Experience verifying mixed-signal IPs
- Formal verification with JasperGold or vc-formal (preferred)
Outils et compétences
Source et dates
Site carrière / système de candidatures · lever
- Date publiée par l’employeur
- 2026-05-20
- Première détection par notre source
- 2026-10-08
- Mise à jour du dossier source
- 2026-10-15
Ces dates décrivent le dossier source, pas une vérification en direct du recrutement. Consultez l’offre originale.
Détails du poste
| Niveau | Senior |
| Domaine | Développement logiciel |
| Expérience | 5 an(s) et plus |
| Heures par semaine | 40 |
| Horaire | jour |
| Milieu de travail | Bureau |
| Position | Surtout assis |
| Exigences physiques | physique faible · ordinateur élevé |
| Langues | English |
| Formation | Baccalauréat (exigé) |
| Domaines d’études | Electrical Engineering |
Résumé et détails rédigés par l’IA à partir de l’offre; l’offre de l’employeur fait foi.
Eliyan
Profil d’entreprise sauvegardé
Renseignements historiques provenant d’un profil The Jobs API sauvegardé (champs LinkedIn/Crunchbase). Ils ne sont pas vérifiés en temps réel; les chiffres peuvent avoir changé. Les valeurs manquantes restent inconnues.
Accelerating a Smarter Future by Revolutionizing Chiplet-based Systems
Description complète de l’entreprise
Eliyan's mission is to revolutionize chiplet connectivity technologies by challenging the status quo to unleash the ultimate performance of smart systems of the future.
- Abonnés LinkedIn
- 5 761
- Personnes associées sur LinkedIn
- 82
- Bureaux déclarés
- Santa Clara, US
- Catégories d’activité
- Electronics
- Semiconductor
- Manufacturing
- Autres noms enregistrés
- Eliyan
- Eliyan Corporation
- Le profil indique une agence de recrutement
- Non
- Investissement total déclaré
- 150 000 000
La devise et la date d’observation ne sont pas fournies; ce n’est ni une valorisation actuelle ni une ronde de financement.
Eliyan's mission is to revolutionize chiplet connectivity technologies by challenging the status quo to unleash the ultimate performance of smart systems of the future.
| Champ | Valeur |
|---|---|
| Secteur | Semiconductor Manufacturing |
| Taille | 11-50 employees |
| Siège social | Santa Clara |
| Type d’organisation | Privately Held |
| Fondée en | 2021 |
| Offres sur Jobsy | 5 |
| Voir la page |
Join the leading chiplet startup! As an Eliyan Verification Engineer, you will be working at a fast-paced early-stage startup creating technologies that fuel tomorrow's chiplet-based systems with best-in-class power, area, manufacturability, and design flexibility. In this role you will lead the verification of Serdes. You will be developing state-of-the-art AMS systemVerilog models (RNM) for best-in-class PHYs. You will own verification of AMS SystemVerilog models. This is a hands-on technical role. You'll work with analog team, look at schematics and write the RNM models. We offer a fun work environment with excellent benefits. We offer a fun work environment with excellent benefits. ONSITE M-F.
Key Responsibilities:
- Develop and execute RNM AMS model for best in class PHYs.
- Make sure the quality of models reflects schemetics.
- Write and debug SystemVerilog/UVM compliant test cases
- Collaborate with design team to ensure design quality
- Expertise to understand analog blocks.
Required Qualifications:
- 5+yrs relevant experience
- BS in EE or related field.
- Deep analog design expertise
- Knowledge of SystemVerilog, test environment and assertion coding
- Experience in verifying mixed signal IPs
Preferred Qualifications:
- Experience with Formal verification with Jasper Gold or vc-formal
- Python/Perl/Tcl scripting for design verification
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